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五十多年來，半導(dǎo)體行業(yè)一直依賴于一個(gè)簡單的公式：縮小晶體管尺寸，將更多晶體管封裝到每個(gè)晶圓上，然后看著性能飆升，成本驟降。雖然每個(gè)新節(jié)點(diǎn)都能在速度、功率效率和密度方面帶來可預(yù)測的提升，但這個(gè)公式正在迅速失去動力。
隨著晶體管工藝接近個(gè)位數(shù)納米，制造成本不降反升。功率傳輸正成為速度與熱控制之間的瓶頸，摩爾定律所定義的性能自動提升效應(yīng)正在減弱。
為了保持進(jìn)步，芯片制造商開始真正地向上發(fā)展。他們不再將所有組件都構(gòu)建在單一平面上，而是垂直堆疊邏輯、電源和內(nèi)存。雖然2.5D封裝已經(jīng)將部分芯片并排放置在中介層上，但imec的CMOS 2.0方案更進(jìn)一步。它創(chuàng)建了一個(gè)晶圓級的多層專用層，每個(gè)層都針對其功能進(jìn)行了優(yōu)化，并通過超高密度互連進(jìn)行連接。
其吸引力顯而易見。3D片上系統(tǒng)無需僅僅依賴尺寸越來越小的晶體管，就能提供更大的帶寬、更高的密度和更低的能耗。但挑戰(zhàn)也同樣巨大。將晶圓層調(diào)整到亞微米級的公差，管理熱應(yīng)力，并重新思考設(shè)計(jì)和制造的每個(gè)階段，都需要業(yè)界前所未有的協(xié)調(diào)水平。
與此同時(shí)，對計(jì)算能力的需求正在加速增長。人工智能訓(xùn)練工作負(fù)載、高級分析和無處不在的連接正在推動數(shù)據(jù)中心和設(shè)備制造商尋找新的方法來維持增長。
“下一個(gè)時(shí)代將不僅僅由更小的晶體管定義，”imec總裁兼首席執(zhí)行官Luc Van den hove在ITF World的一次演講中表示。“它將涉及三維功能集成，以克服二維縮放的瓶頸。”
CMOS 2.0 既簡單直接，又極具革新性。其基本理念是將芯片分成幾層，分別進(jìn)行完善，然后將它們像單個(gè)單片器件一樣粘合在一起。理論上，這是超越納米片的下一步。在實(shí)踐中，它將檢驗(yàn)業(yè)界能否像曾經(jīng)縮放晶體管那樣有效地?cái)U(kuò)展芯片的復(fù)雜性。
什么是CMOS 2.0？
CMOS 2.0的核心在于突破單片芯片的限制。它并非將邏輯、內(nèi)存和模擬模塊集成在同一平面上，而是將每一層獨(dú)立制造，并針對其功能進(jìn)行優(yōu)化，然后再堆疊成統(tǒng)一的組件。
該方法結(jié)合了四個(gè)主要概念：
1、背面供電，將電源軌從晶圓正面的金屬堆疊移至晶圓背面。這降低了電壓降，并釋放了用于信號布線而非電源分配的資源。
2、細(xì)間距混合鍵合，使用比傳統(tǒng)微凸塊小得多的尺度的銅對銅互連來連接堆疊層。
3、互補(bǔ)場效應(yīng)晶體管 (CFET)，垂直堆疊 n 型晶體管和 p 型晶體管，以縮小標(biāo)準(zhǔn)單元高度并提高密度。
4、雙面工藝，允許設(shè)計(jì)人員在晶圓的兩面構(gòu)建觸點(diǎn)、通孔，甚至晶體管。這創(chuàng)造了新的布線和集成選項(xiàng)。
原則上，這種分層架構(gòu)可以顯著縮短邏輯電路和內(nèi)存之間的信號路徑，并提高帶寬，同時(shí)通過減少寄生損耗來提高能效。其愿景是創(chuàng)建一個(gè)更像3D片上網(wǎng)絡(luò)的系統(tǒng)，而不是由長線連接的扁平模塊組合。
雖然其中一些想法聽起來與 2.5D 集成類似，例如將芯片安裝在中介層上，但兩者之間存在重要區(qū)別。在 2.5D 封裝中，已知良好的芯片并排放置，并通過重分布層或硅橋連接。這種方法提高了 I/O 密度并實(shí)現(xiàn)了異構(gòu)集成，但每個(gè)芯片仍然是一個(gè)獨(dú)立的實(shí)體，通常具有獨(dú)立的封裝和獨(dú)立的電源分配。相比之下，CMOS 2.0 的目標(biāo)是真正的晶圓級堆疊，其中各層以單片結(jié)構(gòu)面對面（或背對背）鍵合，并以更精細(xì)的間距互連。其結(jié)果是實(shí)際上是一個(gè)垂直組裝而非水平組裝的大型芯片。
“僅僅縮小晶體管尺寸已經(jīng)不夠了。我們需要在各個(gè)維度上擴(kuò)展系統(tǒng)，”范登霍夫說道。“通過垂直集成不同的功能，我們可以不斷提高密度和功率，而不僅僅依賴于縮短柵極長度。”
這種區(qū)別對性能、成本和可制造性具有重大影響。雖然 2.5D 系統(tǒng)可以重復(fù)使用現(xiàn)有的工藝流程和測試基礎(chǔ)設(shè)施，但 CMOS 2.0 需要重新思考從晶圓減薄和鍵合到熱管理和 EDA 工具等方方面面。每一層都必須精確對準(zhǔn)，鍵合無空洞，并進(jìn)行在線驗(yàn)證，以避免加劇良率損失。
“我們的想法是將晶圓視為一個(gè)可以構(gòu)建多層的平臺，每一層都有其獨(dú)特的最佳技術(shù)，”imec 研發(fā)副總裁 Julien Ryckaert 表示。“這意味著你可以在每一層使用不同的節(jié)點(diǎn)、不同的設(shè)計(jì)規(guī)則和不同的材料，以獲得最佳性能和成本。”
盡管混合鍵合和背面供電技術(shù)已在測試平臺中得到驗(yàn)證，但將其與垂直CFET和雙面工藝相結(jié)合會帶來相當(dāng)大的復(fù)雜性。對于大多數(shù)晶圓廠而言，這不僅代表著工藝的變革，更是芯片構(gòu)思、設(shè)計(jì)和量產(chǎn)方式的根本性轉(zhuǎn)變。
CMOS 2.0 的優(yōu)勢
雖然堆疊晶圓的想法聽起來很簡單，但 CMOS 2.0 背后的四大技術(shù)支柱，每一項(xiàng)都與傳統(tǒng)半導(dǎo)體制造工藝有著顯著的不同。這些支柱共同定義了該方法的技術(shù)基礎(chǔ)，并凸顯了其前景廣闊卻又難以大規(guī)模實(shí)施的原因。
背面供電將電源軌移至晶圓背面，使設(shè)計(jì)人員能夠清除正面金屬層上寶貴的布線軌跡。這降低了電壓降并改善了時(shí)序收斂，尤其是在密集的標(biāo)準(zhǔn)單元陣列中。英特爾已經(jīng)展示了一種名為 PowerVia 的背面供電架構(gòu)，而 Imec 自己的背面接觸也顯示出電壓降的顯著降低。然而，集成背面通孔和金屬化需要晶圓減薄和特殊處理，以防止翹曲和污染。
需要采用細(xì)間距混合鍵合技術(shù)，通過間距遠(yuǎn)小于傳統(tǒng)微凸塊的銅-銅互連來連接各堆疊層。微凸塊間距通常為 40 至 50 微米，而混合鍵合的目標(biāo)間距小于 2 微米。這使得層間帶寬巨大，但需要近乎完美的晶圓對準(zhǔn)和表面處理，以避免出現(xiàn)空隙或斷路。
與此同時(shí)，CFET 是基于環(huán)柵晶體管的概念，通過垂直堆疊 n 型和 p 型器件而構(gòu)建的。這種配置將標(biāo)準(zhǔn)單元高度縮短了 30% 至 40%，并在無需縮短柵極長度的情況下提高了邏輯密度。然而，對齊兩種晶體管類型的柵極并通過多層集成觸點(diǎn)會增加光刻、沉積和蝕刻步驟的復(fù)雜性。
最終的發(fā)展是雙面工藝，允許在晶圓的兩面制造器件、觸點(diǎn)和布線層。在成熟的流程中，這可以實(shí)現(xiàn)額外的配電、替代互連方案，甚至在背面制造功能器件。但雙面設(shè)計(jì)需要新的工藝模塊，用于晶圓翻轉(zhuǎn)、對準(zhǔn)和量測，以保持良率和性能。
從技術(shù)角度來看，這些支柱單獨(dú)來看都是可行的，但將它們整合到單一工藝流程中，正是CMOS 2.0的獨(dú)特之處，也使其實(shí)現(xiàn)起來極其困難。良率管理、工藝控制和設(shè)計(jì)工具的準(zhǔn)備程度將決定這一愿景能否擴(kuò)展到HVM。
表 1：imec 的 CMOS 2.0 四大支柱
CMOS 2.0 如何改變設(shè)計(jì)規(guī)則
CMOS 2.0 不僅僅是重塑工藝流程，它從根本上改變了設(shè)計(jì)人員對片上系統(tǒng) (SoC) 分區(qū)、布線和驗(yàn)證的思考方式。在傳統(tǒng)的 SoC 中，布局規(guī)劃始于一塊由標(biāo)準(zhǔn)單元組成的平面畫布和可預(yù)測的金屬層堆棧。電源分配和信號布線同時(shí)進(jìn)行優(yōu)化，前端邏輯和后端互連之間清晰分離。
當(dāng)多層堆疊在單片組件中時(shí)，許多假設(shè)不再適用。設(shè)計(jì)人員必須盡早確定哪些模塊應(yīng)該位于哪些層，以及電流如何垂直流過背面過孔。不再是單一的電源網(wǎng)格，而是具有不同電阻路徑和熱約束的重疊平面。即使是像引腳分配這樣基本的操作也會變成一個(gè)三維問題，需要能夠跨多層布線資源建模的工具。
Synopsys高級總監(jiān) Amlendu Shekhar Choubey 表示：“跨層劃分不僅僅是一個(gè)布局規(guī)劃問題。它會改變你對電源傳輸、信號完整性以及每個(gè)階段需要測試的內(nèi)容的思考方式。你必須從一開始就考慮這些限制，否則你永遠(yuǎn)無法滿足時(shí)序和良率要求。”
這種轉(zhuǎn)變也會影響寄生參數(shù)提取。更短的垂直互連線可以改善延遲，但會引入新的電容驅(qū)動耦合效應(yīng)，必須對其進(jìn)行精確建模。EDA 工作流程必須考慮跨層的熱梯度，因?yàn)槟骋粚又械臒狳c(diǎn)可能會降低相鄰層的性能或可靠性。設(shè)計(jì)人員還需要了解鍵合過程中的機(jī)械應(yīng)力會如何影響器件的長期性能。
布局布線工具也需要改進(jìn)。如今的引擎建立在數(shù)十年來對二維布線和標(biāo)準(zhǔn)單元行的假設(shè)之上。當(dāng)層間能夠以亞微米間距面對面連接時(shí)，布線就變得更像組裝三維網(wǎng)狀網(wǎng)絡(luò)。這需要新的算法和設(shè)計(jì)規(guī)則，以及可視化工具，幫助工程師了解其設(shè)計(jì)在三維空間中的表現(xiàn)。
除了布線之外，簽核和驗(yàn)證流程也必須隨之調(diào)整。多層集成需要檢查多個(gè)工藝步驟中的對準(zhǔn)公差、鍵合質(zhì)量和電源完整性。熱模擬必須追蹤熱量在不同層之間的移動方式，以及局部熱點(diǎn)是否會降低性能。如果沒有最新的建模和分析工具，隨著層數(shù)的增加，產(chǎn)量損失的風(fēng)險(xiǎn)也會隨之增加。
西門子EDA產(chǎn)品管理高級總監(jiān)John Ferguson表示：“EDA不再僅僅是芯片設(shè)計(jì)，而是一個(gè)涵蓋從概念到現(xiàn)場數(shù)據(jù)的整體系統(tǒng)。這意味著要以不影響周轉(zhuǎn)時(shí)間的方式，對各個(gè)層級的熱量、應(yīng)力和電氣效應(yīng)進(jìn)行建模。”
測試和生命周期遙測正成為關(guān)鍵的差異化因素。在多層封裝中，已知良好芯片的經(jīng)濟(jì)性已轉(zhuǎn)化為已知良好層級，這意味著每個(gè)晶圓級層在鍵合之前都必須經(jīng)過測試和驗(yàn)證?，F(xiàn)場可靠性監(jiān)控的能力取決于在堆疊深處嵌入傳感器。構(gòu)建有效的硅片生命周期管理策略意味著在最早的設(shè)計(jì)階段就整合測試鉤和遙測基礎(chǔ)設(shè)施。
Synopsys 的 Choubey 表示：“測試和硅片生命周期管理不能事后才考慮。在垂直堆疊中，你仍然需要已知良好的裸片和現(xiàn)場遙測路徑。”
這種復(fù)雜程度也要求工程團(tuán)隊(duì)改變協(xié)作方式。芯片設(shè)計(jì)、封裝和制造之間的傳統(tǒng)界限開始模糊，因?yàn)楦鱾€(gè)學(xué)科之間的相互依賴程度越來越高。對許多公司來說，這不僅僅是一場技術(shù)轉(zhuǎn)型，更是一場文化轉(zhuǎn)型，需要新的工作流程、技能組合和合作伙伴關(guān)系。
西門子 EDA 定制 IC 驗(yàn)證部門產(chǎn)品管理總監(jiān) WeiLii Tan 表示：“將系統(tǒng)劃分為不同的層級可以降低每個(gè)子系統(tǒng)的復(fù)雜性，但也增加了連接這些子系統(tǒng)的復(fù)雜性。現(xiàn)在，你擁有相互關(guān)聯(lián)的子系統(tǒng)，你必須找到在它們之間進(jìn)行路由的最佳方法。”
制造領(lǐng)域的阻力
盡管 CMOS 2.0 的愿景令人矚目，但要將其投入量產(chǎn)，需要解決一系列制造挑戰(zhàn)。即使單個(gè)挑戰(zhàn)，這些障礙也相當(dāng)巨大。
亞微米混合鍵合或許是目前需要克服的最大技術(shù)挑戰(zhàn)。從間距40微米的微凸塊過渡到間距小于2微米的銅-銅鍵合，需要晶圓對準(zhǔn)精度達(dá)到100納米以下。鍵合界面上的任何顆粒或表面粗糙度都可能導(dǎo)致空隙或電氣不連續(xù)性。即使是微小的工藝偏差也可能導(dǎo)致良率損失，并波及整個(gè)堆疊層。
EV Group業(yè)務(wù)發(fā)展總監(jiān)Bernd Dielacher表示：“鍵合對準(zhǔn)器目前可提供低于50納米的精度，這意味著晶圓間套刻精度低于100納米。這種精度水平對于支持imec的互連擴(kuò)展路線圖至關(guān)重要。”
背面處理和晶圓減薄帶來了其他挑戰(zhàn)。為了實(shí)現(xiàn)背面供電，晶圓必須減薄至約 20 微米，并且必須極其小心地進(jìn)行處理，以避免翹曲和污染。處理超薄基板需要專用的載體、臨時(shí)粘合劑以及尚未標(biāo)準(zhǔn)化的清潔步驟。
Brewer Science首席應(yīng)用工程師 Alice Guerrero 表示：“處理超薄晶圓本身就是一門科學(xué)。如果不能完美控制彎曲、翹曲和污染，背面集成的所有優(yōu)勢都會消失。”
工藝復(fù)雜性和配方管理也是主要挑戰(zhàn)?；旌湘I合和背面金屬化需要精確控制沉積、蝕刻和退火步驟。在許多情況下，工藝窗口非常狹窄，手動調(diào)整配方已不再可行。這促使人們越來越依賴機(jī)器學(xué)習(xí)來發(fā)現(xiàn)穩(wěn)定的工藝條件。
Lam Research首席技術(shù)與可持續(xù)發(fā)展官 Vahid Vahedi 在 ITF World 的一次演講中表示：“當(dāng)你審視現(xiàn)代蝕刻工具時(shí)，你會發(fā)現(xiàn)已經(jīng)有天文數(shù)字的配方了。一旦添加背面處理和混合鍵合，工藝空間就會變得非常大，甚至需要人工智能和高級分析才能找到穩(wěn)定的操作窗口。”
材料集成和原子級薄膜帶來了另一層復(fù)雜性。隨著器件垂直堆疊，薄膜厚度或成分的任何變化都可能影響對準(zhǔn)度、良率和長期可靠性。諸如原子層沉積 (ALD) 之類的選擇性沉積技術(shù)對于在整個(gè)晶圓表面構(gòu)建均勻的界面至關(guān)重要。
ASM 首席執(zhí)行官 Hichem M'Saad 在 ITF World 的一次演講中表示：“一旦器件實(shí)現(xiàn) 3D 化，每個(gè)單層都至關(guān)重要。選擇性 ALD 技術(shù)使我們能夠?qū)崿F(xiàn)自對準(zhǔn)過孔，并保持如今的環(huán)繞柵極和未來 CFET 的可靠性。”
檢測與計(jì)量
最后，檢測與計(jì)量技術(shù)必須不斷發(fā)展。傳統(tǒng)的光學(xué)檢測難以發(fā)現(xiàn)鍵合層之間的空隙。雖然包括紅外成像和X射線斷層掃描在內(nèi)的非破壞性方法正在被應(yīng)用于及早發(fā)現(xiàn)缺陷，但隨著工藝步驟的增多和特征尺寸的縮小，缺陷分類仍然是一個(gè)瓶頸。
“無損檢測對于優(yōu)化良率至關(guān)重要，”Dielacher說道。“如果不能及早發(fā)現(xiàn)層間空隙，就會導(dǎo)致高廢品率。”
除了最終階段的量測之外，制造商越來越認(rèn)識到在工藝早期發(fā)現(xiàn)潛在晶圓問題的重要性。即使是輕微的翹曲或彎曲，也可能在減薄和鍵合過程中被放大，導(dǎo)致對準(zhǔn)失敗或出現(xiàn)部分空洞，從而降低良率。
當(dāng)多個(gè)合格芯片堆疊在一起時(shí)，經(jīng)濟(jì)風(fēng)險(xiǎn)會更高。一塊晶圓上的一個(gè)潛在缺陷就可能毀掉其上鍵合的所有其他層的價(jià)值。因此，一些晶圓廠正在嘗試更全面的宏觀檢測和更早的偏移跟蹤，以便在高風(fēng)險(xiǎn)晶圓進(jìn)入鍵合流程之前將其標(biāo)記出來。
Microtronic應(yīng)用總監(jiān) Errol Akomer 表示：“他們追求的是芯片完整性的最大概率。如果及早發(fā)現(xiàn)問題，就可以在它變成代價(jià)高昂的問題之前，通過保護(hù)帶將其解決。
除了提高產(chǎn)量之外，早期檢查還可以創(chuàng)建每個(gè)晶圓隨時(shí)間變化的詳細(xì)狀況記錄，從而能夠在現(xiàn)場發(fā)生故障時(shí)更快地進(jìn)行根本原因分析。
Akomer 表示：“很多客戶希望對生產(chǎn)線上的每一塊晶圓進(jìn)行多次成像。這樣，如果之后出現(xiàn)問題，就能準(zhǔn)確地追溯到問題的根源。”
這些做法起源于汽車和航空航天等高可靠性市場，但它們對于 CMOS 2.0 來說將變得越來越重要，因?yàn)槎询B多個(gè)晶圓層的成本和復(fù)雜性將使偏移控制和可追溯性對于經(jīng)濟(jì)可行性至關(guān)重要。
可靠性經(jīng)濟(jì)學(xué)
CMOS 2.0 雖然有望顯著提升密度和性能，但也帶來了新的可靠性和成本風(fēng)險(xiǎn)，這與平面微縮技術(shù)有著根本的不同。其中最重要的因素之一是良率堆疊。在單片晶圓堆疊中，每一層都必須符合規(guī)格。任何一層發(fā)生故障，整個(gè)組件都將失效。即使是適度的缺陷率也會在各層之間累積，導(dǎo)致有效良率達(dá)到挑戰(zhàn)商業(yè)可行性的水平。
已知良好裸片策略多年來一直應(yīng)用于2.5D和多芯片模塊，使制造商能夠在最終組裝之前對單個(gè)裸片進(jìn)行篩選。隨著晶圓級鍵合的出現(xiàn)，重點(diǎn)轉(zhuǎn)移到已知良好層級。這需要在每個(gè)構(gòu)建階段進(jìn)行嚴(yán)格的在線測試和檢查，以及工藝監(jiān)控，以便在細(xì)微的變化蔓延到整個(gè)堆疊之前將其捕捉到。
英特爾代工服務(wù)研究員馬克·加德納 (Mark Gardener) 在 ITF World 的一次演講中表示：“一個(gè) AI 封裝中有 50 個(gè) Tile，一個(gè)壞的 GPU 會毀掉 49 個(gè)好的 GPU。芯片級排序和中間流程測試插入將帶來極大的經(jīng)濟(jì)優(yōu)勢。”
除了良率之外，現(xiàn)場可靠性也變得更加復(fù)雜。熱循環(huán)、機(jī)械應(yīng)力和電遷移會以不同的方式影響不同的層。故障分析也更加困難，因?yàn)閭鹘y(tǒng)的探測和成像技術(shù)通常無法在不破壞性的情況下訪問埋層。隨著設(shè)備投入生產(chǎn)，制造商將需要新的策略來監(jiān)控現(xiàn)場健康狀況并預(yù)測性能隨時(shí)間推移而下降。
另一個(gè)經(jīng)濟(jì)考量是，投資3D晶圓堆疊是否對所有市場都有意義。雖然高性能計(jì)算可以吸收更高的工藝成本來提升密度和帶寬，但許多其他領(lǐng)域可能會發(fā)現(xiàn)其經(jīng)濟(jì)效益過高。成熟節(jié)點(diǎn)將繼續(xù)發(fā)揮重要作用，尤其是在成本、功率和可靠性高于原始晶體管密度的情況下。
格芯首席技術(shù)官 Gregg Bartlett 在 ITF World 的一次演講中表示：“130 納米和 22 納米這樣的節(jié)點(diǎn)并非遺留技術(shù)；它們對電氣化和射頻至關(guān)重要。我們可能在光鮮亮麗的層面以下的研發(fā)投入不足。”
目前，CMOS 2.0 的經(jīng)濟(jì)效益可能更有利于那些能夠以優(yōu)異的性能和節(jié)能來證明較高成本合理的應(yīng)用。但隨著工藝成熟度的提高，其中一些優(yōu)勢可能會向下游轉(zhuǎn)移，就像過去十年先進(jìn)封裝技術(shù)開始出現(xiàn)的那樣。
競爭性選擇
CMOS 2.0 并非擴(kuò)大規(guī)模的唯一策略。代工廠和系統(tǒng)公司也在大力投資其他替代方案，每種方案都有各自的優(yōu)勢和利弊。
最成熟的替代方案是使用中介層上的芯片集 (chiplet) 進(jìn)行 2.5D 集成。這種方法允許設(shè)計(jì)人員將邏輯、內(nèi)存和模擬功能分解到單獨(dú)的裸片中，然后將它們并排連接到硅或有機(jī)基板上。其優(yōu)勢在于靈活性。每個(gè)裸片都可以在最合適的節(jié)點(diǎn)上制造，進(jìn)行獨(dú)立測試，并在流程后期進(jìn)行組合。良好的裸片經(jīng)濟(jì)性、成熟的工藝工具以及更簡單的良率管理，使得 2.5D 技術(shù)對從高端 GPU 到網(wǎng)絡(luò) ASIC 等各種應(yīng)用都極具吸引力。
然而，2.5D集成也有其局限性。即使采用了先進(jìn)的重分布層和硅橋，芯片之間的I/O密度也比混合鍵合所能達(dá)到的密度低幾個(gè)數(shù)量級。電力傳輸仍然更加復(fù)雜，而且隨著數(shù)據(jù)經(jīng)過更長的水平路徑，信號延遲也會增加。對于需要海量帶寬和緊密集成的工作負(fù)載來說，2.5D可能不夠用。
第二種方案是無需晶圓堆疊即可實(shí)現(xiàn) CFET 器件的單片微縮。通過垂直組合 n 型和 p 型環(huán)柵晶體管，設(shè)計(jì)人員可以在不改變集成模型的情況下降低單元高度并提高密度。這種方法充分利用了現(xiàn)有的工藝流程，并避免了多層組裝帶來的對準(zhǔn)和鍵合挑戰(zhàn)。但代價(jià)是，微縮最終會再次遭遇 CMOS 2.0 試圖通過增加第三維度來解決的互連和布線限制。
一些公司還在探索基于小芯片的 3D 集成，將堆疊與已知良好芯片方法相結(jié)合，進(jìn)一步模糊封裝和單片設(shè)計(jì)之間的界限。
最后要考慮的是基礎(chǔ)設(shè)施能否跟上設(shè)計(jì)和制造的復(fù)雜性。隨著工藝節(jié)點(diǎn)的進(jìn)步，流片、OPC（光學(xué)鄰近校正）和驗(yàn)證所需的計(jì)算資源呈指數(shù)級增長。隨著晶體管數(shù)量的激增，即使是最先進(jìn)的 EDA 流程也面臨壓力。
NVIDIA 先進(jìn)技術(shù)副總裁 Vivek Singh 在 ITF World 的一次演講中表示：“OPC 計(jì)算能力每兩年增長十倍。照這樣下去，僅掩模合成就需要一百個(gè)超大規(guī)模數(shù)據(jù)中心。加速計(jì)算是我們馴服這頭復(fù)雜性怪獸的方法。”
表2：納米片時(shí)代之后的三種微縮路徑
在這些策略之間做出選擇將取決于產(chǎn)品需求、經(jīng)濟(jì)約束和生態(tài)系統(tǒng)的準(zhǔn)備程度。在很多情況下，答案可能并非非此即彼?；旌湘I合、芯片集和單片CFET微縮可以作為互補(bǔ)工具共存，將摩爾定律延伸至納米片時(shí)代之后。
展望與里程碑
CMOS 2.0 能否成為下一個(gè)標(biāo)準(zhǔn)平臺，還是仍停留在實(shí)驗(yàn)階段，取決于其面臨的最大挑戰(zhàn)能否迅速得到解決。原則上，晶圓級堆疊、背面功率和 CFET 集成的物理原理是合理的。但在實(shí)踐中，技術(shù)、經(jīng)濟(jì)和物流方面的里程碑仍需不斷完善。
首先，亞微米混合鍵合必須證明其能夠大規(guī)模實(shí)現(xiàn)可靠、無空隙的互連。良率管理、在線檢測和工藝控制對于避免跨層級損失的累積至關(guān)重要。設(shè)備制造商和材料供應(yīng)商已在合作改進(jìn)表面處理、鍵合化學(xué)和清潔規(guī)程。
“混合鍵合已從研究階段進(jìn)入生產(chǎn)階段，但實(shí)現(xiàn) 1 微米以下的可靠互連取決于諸多因素，例如完美的晶圓制備，”Dielacher 說道。“過高的表面粗糙度或任何污染都可能破壞界面，因此必須嚴(yán)格控制整個(gè)工藝流程。”
其次，背面感知的 EDA 流程必須成熟。布局布線引擎、時(shí)序簽核工具和功耗分析框架需要能夠處理多層連接，而不會給設(shè)計(jì)人員帶來負(fù)擔(dān)。仿真模型必須以可靠且可重復(fù)的方式捕捉寄生相互作用、熱梯度和機(jī)械應(yīng)力。
西門子數(shù)字工業(yè)軟件公司產(chǎn)品管理高級總監(jiān)喬·戴維斯表示：“EDA 無法在真空中解決這個(gè)問題。 生態(tài)系統(tǒng)必須共同開發(fā)方法和標(biāo)準(zhǔn)，否則學(xué)習(xí)曲線會過于陡峭。”
第三，超薄晶圓的材料和處理工藝必須更加堅(jiān)固耐用。翹曲、彎曲和污染必須控制在遠(yuǎn)超現(xiàn)有標(biāo)準(zhǔn)的水平。
“即使你擁有最好的設(shè)計(jì)工具和工藝模塊，但如果材料還沒準(zhǔn)備好，一切都毫無意義，”Brewer Science 高級技術(shù)專家 Douglas Guerrero 說道。“材料準(zhǔn)備就緒是一切的守門人。”
最后，生態(tài)系統(tǒng)必須協(xié)調(diào)一致。設(shè)備供應(yīng)商、代工廠、EDA 提供商和 IP 供應(yīng)商都必須就支持 CMOS 2.0 生產(chǎn)的標(biāo)準(zhǔn)、工作流程和供應(yīng)鏈達(dá)成一致。沒有任何一家公司能夠獨(dú)自解決這些挑戰(zhàn)。
“CMOS 2.0 不是晶體管路線圖，而是系統(tǒng)路線圖，”imec 的 Ryckaert 表示。“行業(yè)必須決定是要在二維還是三維方向上擴(kuò)展。如果我們能夠協(xié)調(diào)一致，這將開啟未來十年的創(chuàng)新。如果我們做不到，我們可能會陷入困境。”
短期內(nèi)，CMOS 2.0 技術(shù)最有可能應(yīng)用于高性能計(jì)算、AI 加速器以及高端移動設(shè)備，這些領(lǐng)域?qū)γ芏群蛶挼耐顿Y是值得的。隨著時(shí)間的推移，如果良率提高且工藝穩(wěn)定，它可能會進(jìn)入更廣泛的市場。
目前，CMOS 2.0 可以讓我們一窺納米片時(shí)代之后的景象，并提醒我們，微縮不再僅僅關(guān)乎晶體管。它關(guān)乎整個(gè)系統(tǒng)，層層堆疊，需要新的工具、新的材料和新的思維。
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